스페인에서 열린 ‘디스커버 바르셀로나 2025’ 행사에서 HPE가 엔터프라이즈 고객의 AI 네트워킹 전환을 가속하기 위한 다양한 네트워킹 장비와 소프트웨어를 공개했다. 이번 발표에는 신규 스위치와 라우터는 물론 AMD와 엔비디아와의 협력 강화 내용도 포함됐다. HPE는 더불어 지난 7월 인수를 완료한 주니퍼의 AI 기술을 자사 네트워킹 체계에 어떻게 통합할지 구체적인 방안을 시연했다.

HPE 네트워킹 사업부를 총괄하는 라미 라힘 사장은 HPE의 대표 클라우드 기반 네트워크 관리·오케스트레이션 플랫폼인 ‘HPE 아루바 네트워킹 센트럴’과 주니퍼의 핵심 AI옵스 소프트웨어 미스트(Mist)를 결합해 양쪽의 강점을 통합할 계획이라고 설명했다.

자연어 기반 미스트 AI와 마비스(Marvis) 가상 네트워크 어시스턴트(VNA)는 주니퍼의 라우터, 스위치, 액세스 포인트, 방화벽, 애플리케이션에서 수집한 텔레메트리와 사용자 상태 데이터를 분석해 엔터프라이즈 네트워크 전반에서 발생하는 다양한 문제를 자동으로 탐지하고 해결하도록 설계돼 있다.

라힘에 따르면 HPE는 이번에 줌과 팀즈 등 주요 애플리케이션에서 수집한 방대한 데이터와 디지털 트윈 기반 합성 데이터를 활용해 화상 품질 문제를 신속하게 탐지·수정·예측하는 미스트 LEM(Large Experience Model)을 아루바 네트워킹 센트럴에 통합하고 있다.

이와 동시에 아루바 네트워킹의 ‘에이전틱 메시(Agentic Mesh)’ 기술도 미스트에 적용돼 AI 기반 이상 탐지와 근본 원인 분석 기능이 강화된다. 또한 미스트는 아루바 네트워킹 센트럴의 조직 단위 및 글로벌 NOC 관측 기능을 제공받아 두 플랫폼을 아우르는 통합 관리가 가능해진다고 라힘은 설명했다.

라힘은 “미스트는 처음부터 클라우드 중심으로 설계된 반면, 아루바 센트럴은 훨씬 다양한 배포 모델을 지원한다”라며 “시간이 지남에 따라 마이크로서비스 아키텍처를 활용해 두 플랫폼 간 사용자 경험을 하나로 통합하고, 기능을 상호 확장하는 것이 목표”라고 말했다.

하드웨어 측면에서 HPE는 AI 데이터센터 엣지를 겨냥한 신규 MX 라우터와 스케일아웃 네트워킹을 위한 새로운 QFX 스위치를 공개했다. 주니퍼의 MX 시리즈는 통신사업자, 대규모 데이터센터, WAN 고객을 대상으로 한 주력 라우팅 제품군이며, QFX 라인은 데이터센터 스파인-리프 구조와 TOR(Top-of-Rack) 환경에 널리 사용된다.

새롭게 발표된 1U 1.6Tbps 성능의 MX301 멀티서비스 엣지 라우터는 이미 출시돼 있으며, 데이터 생성 지점 근처에서 AI 추론을 수행하도록 설계됐다. 도심, 모바일 백홀, 엔터프라이즈 라우팅 환경에 배치할 수 있고, 16×1/10/25/50GbE, 10×100Gb, 4×400Gb 등 고밀도 인터페이스 구성도 제공한다.

라힘은 “MX301은 엣지에서 AI 데이터센터까지 분산된 추론 클러스터 사용자와 장치, 에이전트를 고속·보안 방식으로 연결하는 진입로 역할을 한다”라며 “여기서 요구되는 사항은 고성능일 뿐 아니라 매우 높은 논리적 처리 역량과 통합 보안 기능”이라고 말했다.

QFX 제품군에서는 2026년 1분기 출시 예정인 QFX5250 스위치가 새롭게 공개됐다. 이 제품은 엔비디아 루빈(Rubin) GPU와 AMD MI400 GPU를 데이터센터 전반에서 AI 처리용으로 연결하기 위해 완전 액침식 액체 냉각 설계로 제작됐다. 브로드컴 토마호크 6 실리콘을 기반으로 하며 최대 102.4Tbps 이더넷 대역폭을 지원한다고 라힘은 설명했다.

라힘은 “QFX5250은 HPE의 액체 냉각 기술과 주니퍼의 네트워킹 소프트웨어(Junos), 통합 AI옵스 지능을 결합해 차세대 AI 추론 환경을 위한 고성능·고효율·단순화된 운영을 제공한다”라고 말했다.

파트너십 확대

HPE–주니퍼의 AI 네트워킹 전략에서 또 하나의 축은 엔비디아와 AMD와의 파트너십이다. HPE는 엔비디아와의 협력이 확장돼 이제 ‘HPE 기반 엔비디아 AI 컴퓨팅(NVIDIA AI Computing by HPE)’ 포트폴리오 내에서 HPE 주니퍼 엣지 온램프와 장거리 데이터센터 상호연결(DCI)을 지원한다고 밝혔다. 라힘에 따르면 이 확장은 MX 라우터와 주니퍼 PTX 하이퍼스케일 라우터를 활용해 사용자·디바이스·에이전트를 AI 팩토리까지 고성능·보안·저지연 방식으로 연결하고, 장거리 또는 멀티클라우드 환경에서 배치된 클러스터 간 연동도 지원한다.

올해 초 공개된 HPE 기반 엔비디아 AI 컴퓨팅은 엔터프라이즈 AI 도입을 가속하기 위한 협력 모델로, 엔비디아의 AI 팩토리 검증 설계, Spectrum-X 이더넷 네트워킹 플랫폼, 블루필드-3 DPU 등이 포함된다.

양사는 프랑스 그르노블에 AI 팩토리 랩을 공동 설립할 계획도 밝혔다. 이 랩에서는 고객이 AI 워크로드를 직접 실험하고 최적화할 수 있다.

HPE는 AMD와 협력해 AMD의 헬리오스(Helios) AI 랙 스케일 아키텍처를 지원하는 통합 스케일업 이더넷 네트워킹도 제공할 계획이다. 구체적으로 헬리오스 시스템은 브로드컴 102.4Tbps 토마호크 6 네트워크 실리콘 기반으로 제작된 전용 주니퍼 스위치를 포함한 스케일업 턴키 이더넷 패키지로 구성되며, UALoE(Ultra Accelerator Link over Ethernet) 사양을 적용한다.

UALoE 사양은 올해 초 AMD, 브로드컴, 시스코, 구글, HPE, 인텔, 메타, MS, 시냅시스 등 총 75개 회원사가 참여한 UAL 그룹이 정의한 기준으로, 최대 1,024개의 AI 컴퓨팅 팟 간 가속기–스위치 간 채널당 최대 200GT/s 전송 속도를 지원하는 기술 요건을 제시한다.

헬리오스는 차세대 AMD 인스팅트 MI450 GPU를 기반으로 하며, 최대 260TB/s의 스케일업 인터커넥트 대역폭과 43TB/s의 이더넷 기반 스케일아웃 대역폭을 지원해 GPU·노드·랙 간 고성능 통신을 보장하도록 설계됐다. AMD는 이 시스템이 궁극적으로 조 단위 파라미터 학습과 대규모 AI 추론 개발까지 지원하게 될 것이라고 설명한다.

라힘은 “이는 AI 데이터센터 네트워크의 새로운 계층에 이더넷을 도입하는 최초의 사례”라며 “표준 이더넷 기반 스케일업 솔루션으로, 폐쇄적 기술 종속을 피하고 검증된 HPE–주니퍼 네트워킹 기술을 활용해 AI 워크로드에 맞춰 확장성과 성능 최적화를 제공한다”라고 말했다.

이번 주 HPE가 발표한 기타 네트워킹 관련 소식은 다음과 같다.
• HPE/주니퍼의 앱스트라 데이터센터 디렉터(Apstra Data Center Director)와 데이터 센터 어슈어런스(Data Center Assurance) 소프트웨어가 서버·네트워크·스토리지·데이터베이스·애플리케이션을 모니터링하는 옵스램프(OpsRamp) 관리 패키지와 통합된다. HPE는 이를 통해 데이터센터 자동화 수준을 더욱 높일 수 있다고 설명했다. 앱스트라(Apstra)의 자동화 기능은 물리·가상 인프라 전반에서 워크로드에 일관된 네트워크·보안 정책을 적용할 수 있으며, 이번 통합은 그린레이크(GreenLake)를 통해 제공돼 컴퓨팅·스토리지·네트워킹·클라우드 전반에 걸친 풀스택 가시성, 예측 기반 보장, 선제적 문제 해결 기능을 지원한다.
• HPE는 모르피어스 VM 에센셜스(Morpheus VM Essentials) 모르피어스 엔터프라이즈 소프트웨어(Morpheus Enterprise Software) 환경에서 HVM 하이퍼바이저 기반 VM을 위한 소프트웨어 정의 네트워킹 기능을 도입한다. 이를 통해 가상머신 플랫폼에 클라우드 기반 네트워킹과 보안 기능을 적용할 수 있다.
• HPE는 새로운 스토리지 옵션 두 가지도 추가했다. 스토어원스(StoreOnce) 5720과 올플래시 기반 7700은 중요 워크로드를 빠르게 보호하도록 설계된 차세대 백업 어플라이언스로, 두 제품 모두 HPE 알레트라 스토리지 MP(HPE Alletra Storage MP)와 HPE 심플리비티(HPE SimpliVity)와 직접 연동된다. 이를 통해 고객은 보호된 데이터를 포렌식·분석·테스트 목적에 맞춰 손쉽게 마운트해 재사용할 수 있다고 HPE는 밝혔다.
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真空管からトランジスタへ――「チップ以前」のコンピュータ

ハードウェアチップの歴史を語る前に、その前段階である真空管コンピュータの時代を押さえておく必要があります。1940年代、第二次世界大戦のさなかに登場した初期の電子計算機は、いずれも真空管という電子部品を何千本、何万本と組み合わせて作られていました。代表例として知られるENIACは約1万8000本もの真空管を使い、部屋を埋め尽くすほど巨大で、消費電力も莫大でした。熱で壊れやすく、故障が日常茶飯事という扱いにくい機械だったのです。

この状況を一変させたのが、1947年にベル研究所で発明されたトランジスタです。トランジスタは、電流のオン・オフを制御するという意味では真空管と同じ役割を果たしますが、サイズは格段に小さく、消費電力も少なく、耐久性も高いという夢のような部品でした。真空管がガラス製の球状部品だったのに対し、トランジスタは固体中で電子を制御する「固体素子」であり、この意味から半導体技術は「固体電子工学」とも呼ばれるようになりました。

トランジスタの登場により、コンピュータは少しずつ小型化・高信頼化していきます。しかし、初期のトランジスタコンピュータでも、基板の上に個々のトランジスタを一つひとつ配線していく必要がありました。トランジスタ、抵抗、コンデンサなどの部品を組み合わせる作業は膨大で、部品点数が増えるほど故障リスクも高まります。ここで生まれた課題感が、「複数の素子をひとまとめにしてしまえ」という発想につながり、後に「チップ」と呼ばれる世界へとつながっていきます。

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集積回路とマイクロプロセッサの誕生――「一枚のチップ」にコンピュータを封じ込める

1960年代に入ると、トランジスタや受動素子を一枚のシリコン基板の上にまとめて作り込む「集積回路（IC）」が登場します。ジャック・キルビーやロバート・ノイスらの発明によって、バラバラの部品を配線する代わりに、シリコン上に微細なパターンを焼き付けて一体化するという発想が実用化されました。これにより、同じ機能をはるかに小さな面積で実現できるようになり、電子機器の小型化と信頼性向上が一気に進みます。

集積回路の進化を象徴する言葉が、インテルの共同創業者ゴードン・ムーアによる「ムーアの法則」です。これは「半導体チップに集積できるトランジスタの数は、おおよそ1年半から2年ごとに2倍になる」という経験則で、実際に数十年にわたり驚くほどよく当てはまりました。チップ上のトランジスタ数が増えれば、同じサイズでもより複雑な処理ができるようになり、コンピュータの性能は指数関数的に向上していきました。

この流れの中で画期的だったのが、1971年にインテルが発表した世界初の商用マイクロプロセッサ、Intel 4004です。それまでコンピュータの中で分かれていた演算装置や制御回路を、一枚のチップにまとめ上げたのがマイクロプロセッサでした。これにより、「一つのチップ＝一つの計算機の頭脳」という構造が成立し、あらゆる機器にコンピュータ機能を組み込む「マイコン化」が急速に進んでいきます。

1970年代から80年代にかけては、8ビット、16ビット、32ビットとマイクロプロセッサの性能が次々と向上し、パーソナルコンピュータの時代が到来します。Intel 8086系やMotorola 68000系などのCPUは、PCやワークステーションだけでなく、ゲーム機や家電にも搭載され、コンピューティングの裾野を広げていきました。この時代のハードウェアチップの主役は、まさに汎用CPUだったと言えます。

同時に、メモリチップやストレージ向けチップも進化しました。DRAMやSRAMといったメモリは集積度を増し、ハードディスクの制御用ICも高度化していきます。コンピュータシステム全体を構成する多数のチップが、それぞれの役割を担いつつ、集積度と性能を上げていった時代でした。

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PC、スマホ、AIの時代――多様化・専用化するチップの世界

1990年代以降、インターネットとPCが普及し、2000年代に入るとスマートフォンが登場すると、ハードウェアチップの進化は「速さ」だけでなく「用途の多様化」「省電力化」という方向にも広がっていきます。その象徴が「システム・オン・チップ（SoC）」と呼ばれる設計です。SoCは、CPU、GPU、メモリコントローラ、通信機能など、もともとは別々のチップだった機能を、一枚のシリコン上に統合したものです。スマートフォンの中には、このSoCが一つ入っているだけで、電話、インターネット、カメラ処理、動画再生といった膨大な機能をこなせるようになりました。

SoCの時代になると、チップ設計のプレーヤーも変化します。TSMCやサムスンのように製造に特化したファウンドリ企業と、AppleやQualcomm、NVIDIAのように設計に特化したファブレス企業が分業するビジネスモデルが主流になります。設計と製造を分けることで、最先端プロセスの開発コストを多くの顧客で分担しつつ、それぞれの企業が独自のアーキテクチャやソフトウェアとの連携で差別化を図るようになりました。

さらに近年では、グラフィックス処理用に生まれたGPUがAIの学習・推論に使われるようになり、ハードウェアチップの世界に新たな主役が登場します。GPUはもともと画像を描画するために多数の演算ユニットを並べたアーキテクチャを持っていましたが、その構造がニューラルネットワークの大量並列計算と非常に相性が良かったのです。その結果、NVIDIAのGPUはAI研究やデータセンターの基盤として不可欠な存在になりました。

GPUだけでなく、GoogleのTPUに代表されるようなAI専用アクセラレータも台頭しています。これらのチップは、特定の行列演算やAIワークロードに最適化された回路を持ち、汎用CPUやGPUよりも高い効率で処理を行うことを目指しています。同時に、エッジ側ではスマートフォンやIoT機器向けに、省電力なAI推論用NPU（Neural Processing Unit）が組み込まれるようになりました。これにより、クラウドに接続せずとも、端末単体で画像認識や音声認識ができるようになっています。

こうした高度化の裏側では、製造プロセスの微細化が限界に近づきつつあります。かつては90nm、65nm、45nmと順調に線幅が縮んでいきましたが、いまや3nmクラスまで到達し、原子レベルのばらつきや量子効果が無視できない領域に入っています。これに伴い、単純な微細化頼みではなく、チップレットという複数の小さなチップを組み合わせる技術や、3D積層による「立体的な」集積方法など、新しいアーキテクチャの模索が続いています。

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チップの歴史は「抽象化」と「統合」の歴史

振り返ってみると、ハードウェアチップの歴史は、大きく二つの方向性で進んできたことが分かります。一つは、真空管からトランジスタ、集積回路、マイクロプロセッサへと続く「小型化・高速化」の流れです。もう一つは、CPU、GPU、NPU、各種アクセラレータ、SoCといった「用途に応じた専用化と統合」の流れです。前者が物理的な制約との戦いだとすれば、後者はどの処理をどのハードウェアに任せるかという「機能分担と抽象化」の戦いだったと言えるでしょう。

私たちは日常的に、スマホやPCの中で膨大な数のトランジスタが動いていることを意識することはほとんどありません。しかし、その見えないところでの技術革新が、インターネット、動画配信、SNS、そして生成AIのようなサービスを支えています。これからも量子コンピュータや光コンピューティング、さらなる3D集積など、新しいパラダイムが提案され続けるでしょう。そのどれもが、これまでのハードウェアチップの歴史の上に積み上がる次の一歩です。

ハードウェアチップの歴史を知ることは、単に過去の技術を振り返るだけではなく、これからどのような計算環境が現れ得るのかを考える手がかりにもなります。小さなシリコンのかけらに、人類の創意工夫と社会の変化が刻み込まれていることを、あらためて意識してみると面白いかもしれません。